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answered 2020-08-10 22:34:01 -0600

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在Quartus 工程里的qsf文件里添加以下约束，可以缩短FPGA PR时间： setglobalassignment -name ASICPROTOTYPING ON setglobalassignment -name ASICPROTOTYPINGFEATURES ON setglobalassingment -name ASICEMULATIONFASTFLOW ON

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